[{"data":1,"prerenderedAt":-1},["ShallowReactive",2],{"project-asic-digital-backend-design-engineer-2":3,"similar-asic-digital-backend-design-engineer-2":46,"matching-freelancers-asic-digital-backend-design-engineer-2":336},{"id":4,"slug":5,"title":6,"description":7,"skills":8,"budget":31,"duration":32,"location":31,"onsitePercent":33,"contractType":34,"foundAt":35,"category":36,"rawText":40,"webTitle":41,"webText":42,"language":43,"projectId":44,"sourceUrl":45},18966,"asic-digital-backend-design-engineer-2","ASIC Digital Backend Design Engineer","Gesucht wird ein ASIC Digital Backend Design Engineer für Remote-Einsatz mit 50-100% Auslastung. Aufgaben umfassen den kompletten Digital ASIC Backend Flow von der Netlist bis GDSII, einschließlich Floorplanning, Power Planning, Placement, CTS, Routing und Physical Verification. Erforderlich sind 3-5+ Jahre Erfahrung im Digital ASIC Backend Design mit fundiertem Wissen in Cadence-Tools und vollständigem Backend Flow.",[9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,29,30],"ASIC Digital Backend Design","Digital Backend Flow (Netlist bis GDSII)","Cadence Innovus","EDA-Tools","Floorplanning","Power Planning","Placement & Optimization","Clock Tree Synthesis (CTS)","Routing","Physical Verification","Static Timing Analysis (STA)","Tempus","PrimeTime","DRC\u002FLVS","Logic Equivalence Check (LEC)","ECO-Implementierung","Design for Test (DFT)","Timing Closure","ASIC Tape-outs","RTL Design","Elektrotechnik","Mikroelektronik",null,"4 Monate",0,"contracting","2026-07-08T08:12:40+00:00",{"id":37,"slug":38,"label":39},10,"electrical","Elektrotechnik & Elektronik","Aktuell sind wir für einen unserer Partner auf der Suche nach einem ASIC Digital Backend Design Engineer.\n\nRahmenbedingungen:\n\nEinsatzort Remote\n\nAuslastung 50-100%\n\nZu Ihren Aufgaben gehören:\n\n+ Durchführung des kompletten Digital ASIC Backend Flows von der synthetisierten Netlist bis zum GDSII\n\n+ Durchführung von Floorplanning, Power Planning, Placement, CTS, Routing und Physical Verification\n\n+ Umsetzung von ECOs und DFT-Anforderungen\n\n+ Durchführung und Analyse von STA, DRC\u002FLVS, LEC sowie EM-, IR-Drop- und Signal-Integrity-Analysen\n\n+ Sicherstellung des Timing Closure bis zum Sign-off\n\n+ Pflege und Weiterentwicklung von Place-&-Route-Skripten und Backend-Design-Flows\n\n+ Aufbau und Pflege einer robusten Backend-Infrastruktur\n\n+ Dokumentation, Wissensaufbau und Wissenstransfer zum Kunden\n\nAnforderungen: \n\n + 3 bis 5+ Jahre Erfahrung im Digital ASIC Backend Design\n\n+ Fundierte Kenntnisse des vollständigen Digital Backend Flows (Netlist bis GDSII)\n\n+ Erfahrung mit Cadence-Tools (insbesondere Innovus) oder vergleichbaren EDA-Tools\n\n+ Sehr gute Kenntnisse in:\n\n- Floorplanning & Power Planning\n\n- Placement & Optimization\n\n- Clock Tree Synthesis (CTS)\n\n- Routing & Physical Verification\n\n- Static Timing Analysis (STA) mit Tempus, PrimeTime o. Ä.\n\n- DRC\u002FLVS, Logic Equivalence Check (LEC)\n\n- ECO-Implementierung\n\n- Design for Test (DFT)\n\n+ Erfahrung im Timing Closure über verschiedene Betriebsmodi und Prozessvarianten\n\n+ Nachweis erfolgreicher ASIC Tape-outs\n\n+ Verständnis des kompletten digitalen Design-Flows von RTL bis GDSII\n\n+ Studium der Elektrotechnik, Mikroelektronik oder vergleichbare Qualifikation\n\nNice to have:\n\n+ Kenntnisse im Analog-Layout (DRC, LVS, Matching)\n\nZusätzliche Informationen: \n Konnten wir Ihr Interesse wecken? Dann freuen wir uns auf die Zusendung Ihres aussagekräftigen Expertenprofils unter Angabe Ihrer Stundensatzvorstellung. \n\nProjekt-Nr.: \n106802\n\nStellentyp: \nfreiberuflich\n\nEinsatzort: \nRemote, Remote\n\nStart: \nasap\n\nDauer: \n4 Monate","ASIC Digital Backend Design Engineer (Remote)","Wir suchen einen erfahrenen ASIC Digital Backend Design Engineer für ein Remote-Projekt mit flexibler Auslastung (50–100%). Sie werden den kompletten Digital ASIC Backend Flow von der synthetisierten Netlist bis zum GDSII verantworten.\n\nIhre Aufgaben umfassen die Durchführung aller Backend-Design-Phasen: Floorplanning, Power Planning, Placement, Clock Tree Synthesis (CTS), Routing und Physical Verification. Sie implementieren ECOs und DFT-Anforderungen, führen umfassende Analysen durch (STA, DRC\u002FLVS, LEC, EM-, IR-Drop- und Signal-Integrity-Analysen) und sichern den Timing Closure bis zum Sign-off. Darüber hinaus entwickeln und pflegen Sie Place-&-Route-Skripte, bauen eine robuste Backend-Infrastruktur auf und dokumentieren Ihre Arbeit für den Wissenstransfer.\n\nWir erwarten mindestens 3–5 Jahre Erfahrung im Digital ASIC Backend Design mit fundiertem Verständnis des vollständigen Flows. Sie sollten versiert in Cadence-Tools (insbesondere Innovus) oder vergleichbaren EDA-Tools sein und tiefe Kenntnisse in Floorplanning, Power Planning, Placement, CTS, Routing, Physical Verification, STA, DRC\u002FLVS und LEC mitbringen. Erfahrung mit ECO-Implementierung, Design for Test (DFT) und Timing Closure über verschiedene Betriebsmodi und Prozessvarianten ist erforderlich. Nachweise erfolgreicher ASIC Tape-outs sowie ein Verständnis des kompletten digitalen Design-Flows von RTL bis GDSII sind essentiell. Ein Studium in Elektrotechnik, Mikroelektronik oder vergleichbare Qualifikation wird vorausgesetzt.\n\nKenntnisse im Analog-Layout sind von Vorteil. Das Projekt startet zeitnah und ist auf 4 Monate ausgelegt.","de","106802","https:\u002F\u002Fwww.solcom.de\u002Ffuer-freiberufler\u002Fprojektliste\u002Fasic-digital-backend-design-engineer-mwd?utm_source=RSS&utm_medium=RSS&utm_campaign=RSS-Feed",{"items":47},[48,68,87,105,122,142,180,201,209,230,258,274,292,306,323],{"id":49,"slug":50,"title":51,"description":52,"skills":53,"budget":31,"duration":31,"location":63,"onsitePercent":64,"contractType":65,"foundAt":66,"category":67},20799,"elektronik-entwickler-mwd-pcb-design","Elektronik-Entwickler (m\u002Fw\u002Fd) PCB-Design","Eigenständige Entwicklung von Elektronikkomponenten und Messapparaturen für Technologie- und Prozessentwicklungsprojekte. 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